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清微智能通过可重构数据流架构、三维存算融合和无交换机互连，实现高能效算力并推动国产 AI 芯片生态落地。
📝 详细摘要
文章围绕清微智能在 2026 世界人工智能大会上的展示与技术分享，详细介绍了其可重构 3.0 架构、三维存算融合（3.5D 封装）、无交换机直连的算力网格互连以及自研 RAISA 软件栈四大技术维度。通过访谈副总裁陈逸伦，解释了可重构架构如何将晶体管利用率从 40%提升至 70%，如何通过垂直堆叠和 Chiplet 集成突破存储墙瓶颈，如何将互连成本降低 90%支持千卡至万卡级集群线性扩展，以及软件生态如何实现对 PyTorch、vLLM 等主流框架的兼容并已适配 200+大模型。文章还通过太空智能体、AI 探矿、EDA 验证等六大落地场景验证了技术在极端和复杂负载下的优势，并透露了公司量产一代、开发一代、预研一代的产品路线图，强调在制程受限情况下通过架构创新实现国产算力自主可控。
💡 主要观点
- 可重构数据流架构提升晶体管利用率从 40%至 70%。 通过取消指令驱动机制，让数据流直接驱动计算，释放原本用于指令调度、分支预测等非计算逻辑的晶体管，从而在同等制程下实现更高能效和灵活性。
- 三维存算融合（3.5D 封装）显著降低存储墙瓶颈。 将逻辑芯片与多颗存储芯片通过垂直堆叠和平面 Chiplet 异构集成，实现面-面互连，缩短数据传输路径，降低延迟与功耗，提升访存带宽。
- 无交换机直连的算力网格互连将互连成本降低 90%。 自研 TSMLink 与 Torus-X 技术实现芯片原生直连，消除交换机带来的成本、延迟和功耗，支持千卡至万卡级集群的线性扩展并提升系统稳定性。
- RAISA 软件栈实现主流框架兼容并已适配 200+大模型。 全栈软件平台兼容 PyTorch、vLLM、SGLang 等，实现算子级 CUDA 兼容，降低开发者迁移门槛，推动产品在智算中心等场景的大规模商业化落地。
- 多场景落地验证可重构架构在极端负载下的优势。 通过太空智能体、AI 探矿、EDA 验证等六大典型应用，展示技术在辐射容错、稀疏矩阵运算、逻辑推理加速等方面的显著性能提升和成本降低。
💬 文章金句
- 原本被指令控制逻辑占用的晶体管资源全部释放给了计算，这就是晶体管有效利用率从传统架构的 40%提升至 70%的根本原因。
- 3D 芯片相当于把原来二维平面的连接变成三维连接，相当于从单车道变成了四车道。
- 互连成本降低 90%，不仅体现在初期建设成本的节省，更重要的是运营期的电力消耗和网络运维费用同步下降。
- 客户实测数据显示，使用清微只能芯片相比行业同类方案，整体成本节省了一半、能效比提升三倍。
- 超节点，就是把众多芯片紧耦合在一起，像一个单一节点一样工作。